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领先的集成电路(IC)铸造厂已经开始出货7纳米和5纳米晶圆，3纳米产品认证正在进行中。晶圆成本持续飙升，因为高晶体管密度需要更昂贵的工艺来制造它们。即使随着新节点的出现，缺陷密度可以保持相对平稳，单位面积的硅成本也会呈非线性增长。这些经济学已经把新的包装技术直接放到了未来产品架构的讨论中。

性能是最重要的，由新的硅节点提供的晶体管密度和时钟速度正在考虑功能应用。这是如何影响一个典型的高性能模具的其他领域，不需要在最新的硅节点上提高性能?

异构包装一直是行业的答案，使一个设计长期以来一直被视为圣杯的方法直到最近才变得实用。原本应该是单模、片上系统(SoC)的部分部件，正在从同质设计中剥离出来，在更小的独立硅模中创建。第一个趋势是删除与内存和长到达串行/反序列化器(serde)类型通信的输入/输出I/O块。

这创造了一个电气、功能和物理的建筑模块景观，IC功能模块可以被认证和重复使用。就在几年前，以这种方式将原始投资分散到更多的终端设备上几乎是不可想象的。

行业开始了这一最新的发展，2.5D通过Silicon Via (TSV)产品，该产品允许非常高密度的DRAM内存或高带宽内存(HBM)与应用特定的IC (ASIC)在同一IC包中实现。现在，作为功能块，这些电路项目正在从soc中移除。例子包括作为独立硅片的中央处理器(cpu)、gpu、通用计算和高速IO块等。

为了解决这些问题，已经开发了一些关键技术，用于将少数或许多模具集成到高性能的离散模具集合中，无论是逻辑或内存或其他。这些发展包括利用传统封装基板的高密度多模产品，所谓的多芯片模块(MCM)倒装芯片球栅阵列(FCBGA)，以及非常精细的线结构，如2.5D TSV和高密度扇出(HDFO)产品。使用衬底的新型芯片集成斯威夫特(S-SWIFT)技术正在获得认证。S-SWIFT HDFO解决方案允许细线路由至2µm线和2µm空间和6层结构。这种模块制造技术已经发展了3年，并升级到实际允许集成芯片和HBM存储器。S-Connect是HDFO和桥接产品的结合，目前处于内部认证阶段。

其中的选择集成电路封装使用芯片实现异构结构的技术很大程度上受到芯片之间通信接口的影响，参见图1。在许多应用中，模具之间具有100s或1000s IO的高速并行接口是首选的，这需要高密度互连，如2.5D TSV，使用硅中间层或高密度扇出(HDFO S-SWIFT)，或桥接技术(S-Connect)。

图1:模对模接口选择

S-SWIFT采用铜细线光刻和有机介质，实现了高水平的信号路由密度，现场制作。S-Connect更谨慎地使用同样的高密度RDL技术，但增加了高密度桥接，以帮助芯片之间的极端高密度路由。三维模叠加使用Cu杂化键提供的超高密度垂直模对模互连也将在未来补充二维集成。

这些包装技术的前景是光明的。仅在去年，用于芯片二维集成的新产品设计就增加了4倍。随着Amkor继续在异构IC封装路线图上取得进展，改进的硅架构灵活性、芯片重用、缩短的上市时间和更低的总体成本继续推动封装行业的这种创新。

关于作者

Mike Kelly是Amkor科技公司高级封装和技术集成副总裁。bob体彩Kelly于2005年加入Amkor，领导了EMI屏蔽、热增强封装、传感器和高密度MCM封装(包括2.5D TSV和高密度扇出(HDFO))的开发。他在电子和IC封装设计和制造领域工作了25年，管理的项目从聚酯柔性电路到共晶倒装芯片，IC封装设计和信号完整性。凯利在该领域拥有40多项专利，并拥有机械和化学工程硕士学位。